[공학][디지털 시스템 설계 및 實驗(실험)] 4bit ripple counter
페이지 정보
작성일 23-08-24 04:56
본문
Download : [공학][디지털 시스템 설계 및 실험] 4bit ripple counter.hwp
2. 4bit Ripple Counter 제작
코딩
module counter(J,C,Q,reset);
input J,C,reset;
output [3:0]Q;
not (NJ,J);
wire NJ;
jk jk0(NJ,NJ,C,Q[0],,reset);
jk jk1(NJ,NJ,Q[0],Q[1],,reset);
jk jk2(NJ,NJ,Q[1],Q[2],,reset);
jk jk3(NJ,NJ,Q[2],Q[3],,reset);
endmodule
시뮬레이션
클락이 네거티브일때마다 Q가 1씩 증가하며 리셋이 1일 때 는 0000이 된다
콤보
3. seven segment
코…(To be continued )공학,디지털,시스템,설계,실험,bit,ripple,counter,기타,실험과제
[공학][디지털 시스템 설계 및 實驗(실험)] 4bit ripple counter
순서
[공학][디지털 시스템 설계 및 實驗(실험)] 4bit ripple counter
[공학][디지털 시스템 설계 및 실험] 4bit ripple counter , [공학][디지털 시스템 설계 및 실험] 4bit ripple counter기타실험과제 , 공학 디지털 시스템 설계 실험 bit ripple counter
![[공학][디지털%20시스템%20설계%20및%20실험]%204bit%20ripple%20counter_hwp_01.gif](http://www.allreport.co.kr/View/%5B%EA%B3%B5%ED%95%99%5D%5B%EB%94%94%EC%A7%80%ED%84%B8%20%EC%8B%9C%EC%8A%A4%ED%85%9C%20%EC%84%A4%EA%B3%84%20%EB%B0%8F%20%EC%8B%A4%ED%97%98%5D%204bit%20ripple%20counter_hwp_01.gif)
![[공학][디지털%20시스템%20설계%20및%20실험]%204bit%20ripple%20counter_hwp_02.gif](http://www.allreport.co.kr/View/%5B%EA%B3%B5%ED%95%99%5D%5B%EB%94%94%EC%A7%80%ED%84%B8%20%EC%8B%9C%EC%8A%A4%ED%85%9C%20%EC%84%A4%EA%B3%84%20%EB%B0%8F%20%EC%8B%A4%ED%97%98%5D%204bit%20ripple%20counter_hwp_02.gif)
![[공학][디지털%20시스템%20설계%20및%20실험]%204bit%20ripple%20counter_hwp_03.gif](http://www.allreport.co.kr/View/%5B%EA%B3%B5%ED%95%99%5D%5B%EB%94%94%EC%A7%80%ED%84%B8%20%EC%8B%9C%EC%8A%A4%ED%85%9C%20%EC%84%A4%EA%B3%84%20%EB%B0%8F%20%EC%8B%A4%ED%97%98%5D%204bit%20ripple%20counter_hwp_03.gif)
Download : [공학][디지털 시스템 설계 및 실험] 4bit ripple counter.hwp( 25 )
설명
실험과제/기타
다. 디지털 시스템 설계 및 實驗 결과보고서
實驗제목
Counter
實驗goal(목표)
1. JK 플립플롭 제작
2. 4bit Ripple Counter 제작
實驗결과1. JK 플립플롭 제작
코딩module jk(J,K,C,Q,Q_);
input J,K,C;
output Q,Q_;
wire J1,NK,K1,D;
wire NC;
not (NC,C);
dppr dppr0(D,NC,Q,Q_);
and (J1,J,Q_);
not (NK,K);
and(K1,NK,Q);
or (D,J1,K1);
endmodule
시뮬레이션
C가 네이티프 엣지 일 때 J,K에 따라 Q,Q_의 값이 바뀐다.
